OpenTPU: ИИ создал собственный AI-акселератор
OpenTPU — открытый AI-акселератор, разработанный ИИ-агентами. RTL, ISA, компилятор и профайлер в одном репозитории. Запускает Qwen3 на FPGA.
Когда ИИ проектирует железо для самого себя
Что если ИИ-агент не просто пишет код, а проектирует чип, на котором будет работать собственный инференс? Именно этот вопрос лёг в основу проекта openTPU — открытого AI-акселератора, созданного с участием ИИ. Это не академический эксперимент в вакууме: проект спрашивает, как далеко могут зайти ИИ-агенты в проектировании железа, и может ли ИИ построить чип для собственного инференса — при этом акселератор уже реально запускает Qwen3, LFM2.5 и Qwen3.5 на плате Kintex-7 PCIe.
На Hacker News 6 октября 2026 года проект появился под заголовком «AI is now capable of developing its own inference hardware» — и тут же вызвал бурное обсуждение среди инженеров и исследователей, заинтересованных в ML-инфраструктуре.
Что такое openTPU и откуда он вырос
openTPU — это открытый AI-акселератор, разработанный ИИ. Он переносит уроки проекта auto-arch-tournament на область AI-акселераторов.
Чтобы понять смысл этого, нужно разобраться с предшественником. auto-arch-tournament — это автономный исследовательский цикл, направленный на процессор RV32IM в SystemVerilog. В каждом раунде агент выдвигает микроархитектурную гипотезу, реализует её в изолированном git-рабочем дереве, а затем прогоняет через riscv-formal + Verilator cosim + трёхсеансовую FPGA place-and-route. Только гипотезы, превосходящие текущего чемпиона по CoreMark/MHz, принимаются.
Результат auto-arch-tournament оказался впечатляющим: итоговое состояние — 2.91 CoreMark/MHz, 577 итераций/с, 199 МГц Fmax, 5944 LUT4. При этом из 73 гипотез 63 оказались неверными — они регрессировали, нарушали ISA или не проходили тайминг. Это важная деталь: система не просто генерирует код — она отбраковывает плохие идеи через верификацию.
openTPU развивает ту же идею, но уже применительно не к CPU, а к специализированному ускорителю нейросетевого инференса.
Архитектура: один монорепозиторий от железа до хоста
Главная особенность openTPU — полная вертикаль в одном месте. Весь акселератор живёт в одном небольшом монорепозитории, который можно прочитать от начала до конца: аппаратный дизайн (SystemVerilog), набор инструкций, побитно-точный симулятор, язык ядер с компилятором и хостовое программное обеспечение для управления реальной PCIe-картой.
Если вы хотите понять, как работает AI-акселератор — от матричного умножения на Python до физических проводов — это хорошее место для старта.
graph TD
A[SystemVerilog RTL\nАппаратный дизайн] --> B[ISA\nНабор инструкций]
B --> C[Bit-exact Simulator\nПобитно-точный симулятор]
C --> D[Kernel Language + Compiler\nКомпилятор ядер]
D --> E[Host Software\nХостовое ПО PCIe]
E --> F[FPGA Card\nXilinx Kintex-7]
F --> G[LLM Inference\nQwen3 / LFM2.5 / Gemma]
style A fill:#4A90D9,color:#fff
style F fill:#27AE60,color:#fff
style G fill:#E67E22,color:#fff
Такой подход даёт несколько преимуществ:
- Верифицируемость: симулятор воспроизводит поведение железа бит-в-бит, что позволяет тестировать логику без физической платы.
- Образовательная ценность: можно проследить путь от Python-операции
matmulдо RTL-схемы. - Самодостаточность: не нужно собирать цепочку из разных проектов — всё в одном репо.
Реальные результаты на железе
Дизайн запускает десять современных моделей с реальными весами на плате Inspur YPCB-00338 (Xilinx Kintex-7 xc7k480t, два канала DDR3), и карта производит те же токены, что и симулятор — бит в бит.
Это принципиально важно: совпадение симулятора и железа «бит в бит» означает, что верификационная цепочка работает корректно.
Производительность на Kintex-7
Измеренные показатели для ключевых моделей:
| Модель | Квантование | Decode (device) | Decode (wall) | Prefill | DRAM |
|---|---|---|---|---|---|
| LFM2.5-230M | int8 | 59.0 tok/s | 52.3 tok/s | 295.6 tok/s | 14.5 GB/s (85%) |
| LFM2.5-230M | 4-bit | 85.8 tok/s | 82.1 tok/s | 335.4 tok/s | 14.1 GB/s (82%) |
| Qwen3-0.6B | int8 | 21.6 tok/s | 21.3 tok/s | 92.1 tok/s | 14.4 GB/s (84%) |
| Qwen3-0.6B | 4-bit | 31.3 tok/s | 30.7 tok/s | 103.4 tok/s | 13.9 GB/s (82%) |
| Qwen3.5-0.8B | int8 | 17.6 tok/s | 16.3 tok/s | 61.4 tok/s | 14.5 GB/s (85%) |
| Qwen3.5-0.8B | 4-bit | 24.5 tok/s | 23.3 tok/s | 66.7 tok/s | 14.1 GB/s (83%) |
Важно понимать контекст: Kintex-7 — это FPGA 2012 года выпуска, не современный ускоритель. Получить реальный инференс LLM на таком железе с высокой утилизацией памяти — уже само по себе нетривиальный результат.
Как ИИ разрабатывает железо: цикл auto-arch-tournament
Методология, лежащая в основе openTPU, заслуживает отдельного разбора. Это не «ИИ одной командой нарисовал схему», а структурированный итеративный процесс с жёсткой верификацией.
«Интересная часть — не сам цикл. Интересная часть — верификатор. Именно он кодирует то, что ваш бизнес реально понимает под словом корректный.»
Цикл работает следующим образом:
Агент формулирует микроархитектурную гипотезу в виде YAML, агент реализации редактирует файлы RTL в изолированном git-рабочем дереве, после чего запускается цепочка верификации: riscv-formal, Verilator cosim, FPGA place-and-route и бенчмарк CoreMark.
Ключевой инсайт из auto-arch-tournament: одна и та же идея (перенести DIV/REM с однотактового ALU) сначала сломала cosim на этапе selftests. Агент переформулировал её два часа спустя с исправленной реализацией — и она стала breakthrough-победой. Без ворот cosim сломанная первая попытка была бы принята.
Это показывает главное: ИИ-агент без верификационной цепочки бесполезен. Именно строгая система проверок превращает поток гипотез в рабочее железо.
openTPU vs другие открытые акселераторы
В экосистеме открытого железа для AI существует несколько проектов. Как openTPU вписывается в этот ландшафт?
| Проект | Цель | Разработчик | Платформа | Поддержка LLM |
|---|---|---|---|---|
| openTPU (FeSens) | AI-акселератор для LLM-инференса | ИИ-агенты + FeSens | Kintex-7 FPGA | ✅ Qwen3, LFM2.5, Gemma 4 |
| NVDLA | Ускоритель нейросетей для SoC | NVIDIA | ASIC/RTL | ❌ (классические сети) |
| Coral NPU | Edge ML-акселератор | Google Research | Wearables SoC | ❌ (edge инференс) |
| UCSBarchlab OpenTPU | Реимплементация Google TPU | Академический | Симулятор | ❌ (учебный) |
NVIDIA Deep Learning Accelerator (NVDLA) — открытый аппаратный ускоритель нейронных сетей от NVIDIA, однако он ориентирован на интеграцию в SoC и не предназначен для современных LLM.
Coral NPU от Google Research — открытый IP для ультра-маломощных SoC, нацеленных на wearable-устройства, то есть совершенно другой класс задач.
openTPU от FeSens выделяется тем, что нацелен именно на LLM-инференс и при этом реально работает на доступном FPGA-железе с измеримыми результатами.
Почему это важно: взгляд за горизонт
Проект openTPU интересен не только как технический артефакт, но и как демонстрация нового подхода к разработке железа.
1. ИИ-агенты как инженеры по RTL
Традиционно разработка RTL (Register Transfer Level) — сложная специальность, требующая глубокого понимания тайминга, синтеза и верификации. openTPU показывает, что агенты способны генерировать работающий SystemVerilog в рамках строгого верификационного пайплайна.
2. Полный стек в открытом доступе
openTPU — это также образовательный проект. Весь акселератор живёт в одном небольшом монорепозитории: аппаратный дизайн, набор инструкций, симулятор, язык ядер с компилятором и хостовое ПО. Это делает его редким ресурсом для всех, кто хочет понять, как устроены AI-акселераторы изнутри.
3. Демократизация кастомного железа
По оценке Hacker News, ИИ-ориентированный дизайн железа может нарушить устоявшиеся модели в облачной инфраструктуре и производстве кастомных чипов для предприятий. Если ИИ-агенты смогут итеративно улучшать архитектуру акселератора быстрее, чем человеческие команды, стоимость входа в рынок кастомного железа радикально упадёт.
4. Самореференциальный момент
Ключевой вопрос проекта: могут ли ИИ-агенты построить чип, на котором будет работать их собственный инференс? Это уже не мысленный эксперимент — это работающая система.
Если вы хотите разобраться с проектом:
- Клонируйте репозиторий:
git clone https://github.com/FeSens/openTPU - Начните с чтения ISA (instruction set architecture) — это точка входа в логику системы
- Запустите симулятор — он воспроизводит поведение железа без FPGA-карты
- Изучите компилятор ядер — он показывает, как высокоуровневые операции превращаются в инструкции акселератора
- Если есть доступ к Kintex-7 — попробуйте реальный деплой
Заключение: новая граница возможного
openTPU — это несколько вещей одновременно. Это доказательство концепции того, что ИИ-агенты способны проектировать работающее специализированное железо. Это образовательный ресурс для всех, кто хочет понять AI-акселераторы от Python до проводов. И это сигнал о том, что граница между программным и аппаратным дизайном становится всё более проницаемой для автоматизации.
Ключевой урок проекта: ИИ в аппаратном дизайне работает не потому, что агент «умный», а потому что верификационная инфраструктура достаточно строгая, чтобы отбраковать 86% неудачных гипотез и пропустить только те, что реально улучшают результат. Это применимо далеко за пределами TPU — к любой области, где можно формализовать понятие «корректности».
Смотреть проект: github.com/FeSens/openTPU